在编写verilog代码过程中，有时，我们需要某个寄存器初始化为1。整个工程功能仿真正确，但是综合后仿真会出现问题。如：

always@（posedge clk) begin

    if(!rst_n)

        req_data<=1;

    else if(data_valid==1）

        req_data<=0;

    else if(data_done==1)

        req_data<=1;

end

testbench中的相关代码如下：

initial begin
  rst_n=0;
  data_valid=0;

  // Wait 100 ns for global reset to finish
  #100;
  rst_n=1;

这样写testbench，req_data在综合后仿真时，if(!rst_n) req_data<=1，是不起作用的

在FPGA设计中，glbl.v常用来定义全局复位/置位、全局三态信号和DUT的连接，并且用来为设计提供有效地复位信号，对设计中使用到的全局信号进行初始化。在仿真起始的
100n中，glbl将自动产生全局复位置位。 代码改写 成下面即可               // Wait 100 ns for global reset to finish
  #100;
  #10;
  rst_n=1;      

个人理解：glbl将所有信号初始化为0，此时rst_n不起作用